IDF 2005 : La nanotechnologie est en marche

Alors que l'édition printemps 2005 de l'Intel Developer Forum ne commence officiellement que demain, Intel a déjà tenu une série de conférences de presse. La première d'entre elles était consacrée aux nanotechnologies et animée par Paolo Gargini, directeur des technologies stratégiques chez Intel. Ce dernier a tout d'abord expliqué, via un savant mélange de comptabilité et de discours techniques, que les actuels composants CMOS n'étaient pas limités à une taille ultime de 100 nm, pas plus qu'ils ne le sont par des considérations financières. La preuve, en 1993 une usine coûtait 0,9 milliards de dollars alors qu'en 1998 une usine coûte plus de 2 milliards de dollars. Si les usines coûtent plus cher, l'augmentation de la taille des wafers, et l'amélioration de la finesse de gravure participent à réhausser le rendement de ces usines compensant ainsi leur coût supérieur. Intel qui réaffirme au passage la validité, discutable, de la loi Moore affiche donc une certaine confiance à l'égard des CMOS. Ainsi et c'est sans doute le plus intéressant, le fondeur a donné un aperçu de son calendrier relatifs aux procédés de fabrication qu'il compte utiliser à l'avenir.